QuizMe

QuizMe

הצטרפו לחווית לימוד צעירה וחדשנית.

אל דאגה ! אנחנו לא אוספים מידע אישי וגם לא נדביק לך שום דבר על הקיר.

Continue With Facebook
or
Sign In with Google
כניסה

iris eting

נראה לי שהסעיף האחרון על רול אוף זה לא נכון

לפני שנתיים

VLSI
VLSI

0

iris eting

PUNCH זה הרסני לטרנזיסטור, אז זה לא נחשב זרם זליגה מתחת למתח הסף כמו שזה הרס טוטאלי של המכשיר

לפני שנתיים

VLSI
VLSI

0

Qosay Watted

הקשר הוא בדיוק הפוך

לפני שנתיים

VLSI
VLSI

1

by איליי בוארון

איליי בוארון

למה Cox גדל גורר Vt גדל?

לפני שנתיים

VLSI
VLSI

0

Omer Offir

אז למה טעות?

לפני שנתיים

VLSI
VLSI

0

by Iris Sharon Eting

Iris Sharon Eting

נראלי שיש להם פה טעות כי בסיכום של אלירן כתוב H TREE

לפני שנתיים

VLSI
VLSI

1

Almog Stern

למה עומק הדיפוזיות משפיע על זרם הזליגה?

לפני 3 שנים

VLSI
VLSI

0

Liel Cohen

בחיים לא תבין

לפני 3 שנים

VLSI
VLSI

2

Ben Gild

לפני 3 שנים

VLSI
VLSI

1

by Ohad Reuveni

Ohad Reuveni

Fluctuation = Variation, זה אותו משמעות של סטייה מהנורמה

לפני 3 שנים

VLSI
VLSI

0

by Yakir Peretz

Yakir Peretz

מה זה I/O (אני מכיר רק input/output) ומתי למדנו על זה?

לפני 3 שנים

VLSI
VLSI

1

by Ohad Reuveni

Ohad Reuveni

לדעתי עצם הזרמת הזרם לצורך ביצוע הפעולה היא פעולת המדידה בזבזנית, וההספק המבוזבז הזה נחשב סטטי כי הוא לא רגעי בפולס שעון

לפני 3 שנים

VLSI
VLSI

0

by Ofir Avitbul

Ofir Avitbul

תשובה נכונה שלא מופיעה פה, זה אינדקסי מילר

לפני 3 שנים

VLSI
VLSI

0

by Ofir Avitbul

Ofir Avitbul

The Mobility at the surface is vertical field (VG) dependent. The stronger the field, the more carriers “hit” the interface and scatter.

לפני 3 שנים

VLSI
VLSI

1

by Ofir Avitbul

Ofir Avitbul

Junction to substrate parasitic capacitance small.

לפני 3 שנים

VLSI
VLSI

0

by Ofir Avitbul

Ofir Avitbul

No external decode logic-->big area reduction.

לפני 3 שנים

VLSI
VLSI

0

by Ofir Avitbul

Ofir Avitbul

Fast – only 1 transistor in signal path.

לפני 3 שנים

VLSI
VLSI

1

by Ofir Avitbul

Ofir Avitbul

lecture6 page 9: *Noise Margins *Logic Swing *Speed *Design Rules

לפני 3 שנים

VLSI
VLSI

0

by Ofir Avitbul

Ofir Avitbul

lecture 6 page 21: *Avoid Bends in Polysilicon and Diffusion *Orient all transistors in one direction. *Minimize Bitline Capacitance.

לפני 3 שנים

VLSI
VLSI

0

by Ofir Avitbul

Ofir Avitbul

page 61: Low metals (M1, M2) are used for local interconnect, so they are thin and dense. Higher metals are used for global routing, so they are thicker, wider and spaced farther apart.

לפני 3 שנים

VLSI
VLSI

0

by Ofir Avitbul

Ofir Avitbul

Cpp=(eps/t)*(W*L)

לפני 3 שנים

VLSI
VLSI

1

Or Dahan

מועד א:2020 מראה שתשובה א נכונה.

לפני 3 שנים

VLSI
VLSI

1

Or Dahan

עדיין משתלם למכור אותו כסוג ב'

לפני 3 שנים

VLSI
VLSI

0

Or Dahan

סטטי הוא יושב כל היום בחדר שמן וגדול, דינאמי יוצא לריצות כל ערב בגלל זה הוא רזה וחטוב ותופס פחות שטח

לפני 3 שנים

VLSI
VLSI

0

by ליאור סלמונה

ליאור סלמונה

הלו? מה פה קורה פה?

לפני 3 שנים

VLSI
VLSI

1

Daniel Yasinsky

proportional to volume לא אומר שגם לייצר בכמות קטנה זו תשובה נכונה?

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 5 Pages 32+33/62 Use Better Interconnect Materials More Interconnect Layers Minimize Contact Resistance-Make contacts bigger

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 4 Fixed Voltage Scaling- Page 22/31

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 4 Dennard (Full) Scaling for Long\Short Transistors -Page 19/31 Fixed Voltage Scaling- Page 22/31

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 3 64/85 Solution: Silicon-On-Insulator lower Roll-Off/DIBL » No body effect. » No Punchthrough. » Junction to substrate parasitic capacitance small. » No latch-up between NMOS and PMOS (no substrate)

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 3 Page 56/85 Problem: Mobility Degradation Solutions: » Strained Silicon » Miller Index » Different Materials

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 1 Page 36+37/69 cost effective for low volume production Post silicon re-configurability

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 1 Page 33+37/69 Pros: Customization for optimized power, performance, area Cons: High complexity = cost, time-to-market, high risk. Rarely used in digital design,Analog designs mostly

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 1 Page 21/69 Digital design enables Abstraction In addition, Digital design is Scalable, whereas the parasitic effects introduced by scaling cause limitations to analog scaling.

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 6: Memory Design Page 99/99 NOR architectures are large, but fast. » Actually, NOR is fast for READs, but slow for WRITEs and ERASEs, as they need precise control over threshold voltages. NAND architectures are slow, but small. » Actually, just READs are slow. Programming and Erasure are relatively fast

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

אם זה בהקשר של NOR DECODER /NAND DECODER Lecture 6: Memory Design Page 65/99 לפי הנחה שלי בגלל שלNOR יש יותר קווי אדמה אז השטח גדול יותר. בזמן התפרקות הקבל מVDD לאפס הוא מתפרק יותר מהר מ-NAND כי בNOR יש שני טרנזיסטורים שמתפרקים לאפס בו זמנית ובNAND זה אחד אחרי השני

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 6: Memory Design Page 65/99

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 1 Page 37/69 FPGA: Post silicon re-configurability

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 6 Memory Design Page 30/99

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 2 Page 16/64

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 6 Memory Design Page 60/99 » If we look at the final Boolean expression, it has combinations of groups of inputs. » By grouping together a few inputs, we actually create a small decoder. » Then we just AND the outputs of all the “pre” decoders

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 4 - Interconnect Page 14/62

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 4:Technology Scaling Page:22/31

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 3 Page 64/85 SOI solves : DIBL/ROLL OFF Body Effect Punchthrough Latch up subthrhold leakage (page61 diode leakage (page 50

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 6:Memory Design Page 37+39/99 בHOLD יש לנו מלחמה בין טרנזיסטור קטן שמושך למעלה לבין טרנזיסטור גדול שמושך למטה לכן במקום נחש סימטרי שיש באינוורטר רגיל הגרף יצנח מוקדם יותר ולאחר שרשור של שני הטרנזיסטורים נקבל את הגרף הנזכר בעמוד הנל . בREAD מכניסים משני הצדדים vdd, במצב הזה יש שני טרנזיסטורים בינוני וקטן שמושכים למעלה וטרנזיסטור גדול שמושך למטה. הטרנזיסטור הבינוני במצב READ תמיד פתוח ובעצם מונע מ PDN להביא את הVout להיות אפס חזק.

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

tox קטן גורר Cox גדל (לפי הנוסחה פה למטה) Cox גדל גורר Vt גדל (Lecture3: Page 26/85) Vt גדל גורר זרם זליגה קטן (Lecture3: Page 40/85) תופעת rolloff מקטינה את Vt אך מנגד Vt גדל מסיבות אחרות Lecture 4:Technology Scaling Page 22/31 tox קטן >> Coxגדל >> Cgגדל >> tpd גדל/Pav גדל/PD גדל Cox=e ox / tox Cg = Cox*L*W tpd=Ron*Cg Pav = f*Cg*Vdd^2 PD=Pav/A

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 3 Problem: Serial Resistance Solution: Salicide Page 59/85 Problem: Hot Carrier Effects Solution: Lightly Doped Drains (LDD Page 60/85 Problem: Mobility Degradation (Surface Scattering) Solution: » Strained Silicon » Miller Index » Different Materials Page 56/85 Problem :Punchthrough Currents Solution: » Halo Implants » LDD » Retrograde Doping » SOI Page 69/85 Problem: Latch Up Solution: » Body Taps. » SOI- Silicon on Insulator 71/85

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 3: VT decreases by as much as -3mV/°C Page 47/85 subthreshold leakage rises exponentially with temperature Page 46/85 mobility decreases Page 47/85 Diode Leakage JS doubles for every 9°C page 50/85

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 3 עבור Vgs<Vt מוגדר Ids = lsub. בשביל להגדיל את הביטוי השלילי Vgs-Vt , נרצה להגדיל את Vgs . כלומר אנחנו מגדילים את מתח השער,מה שיגרום לזרם בטרנזיסטור (כל עוד Vgs<Vt יקרא זרם זליגה) לגדול. Page 39/85

לפני 4 שנים

VLSI
VLSI

2

Johnny Dekel

Lecture 3 DIBL-Drain Induced Barrier Lowering In short channels, the barrier of the channel is essentially lowered Page 32/85 RSCE- Reverse Short Channel Effect VT actually rises at channel lengths a bit higher than minimum... Page 34/85 Roll Off (Short Channel Effect) VT is reduced. Page 31/85 Hot Carrier Effects increase the threshold voltage. Page 30/85 (הנחות שלי -לא בהכרח נכונות) channel deplation כאשר נוצר איזור מחסור בתעלה זה בעיקבות מטען שנמשך לכיוון השער. המטען הזה יוצר קיבול Cdep ככל שהמטען יותר גדול כך הקיבול גדל מה שמגדיל לי את מתח הסף. Page 29/85 poly depth לפי ההסברים פה אם העומק משפיע על tox כלומר מגדיל אותו, אז קיבול Cox קטן, מה שמגדיל לי את מתח הסף שוב לפי Page 29/85

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

2 בלוקים זהים מייצגים קילו בייט זיכרון - 8000 ביט (2 בחזקת 13 =8192 ביט) כל בלוק 4000 ביט (2 בחזקת 12 = 4096 ביט) כל שורה בבלוק יש 64 ביט כלומר בשביל לייצג בלוק עם 4096 ביט צריך 64 שורות .

לפני 4 שנים

VLSI
VLSI

1

Johnny Dekel

Lecture 6: Memory Design page 30/99 KPDN>Kaccess>KPUN

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 6: Memory Design page 4/99 DRAM - VOLATILE SRAM-VOLATILE ROM-NON VOLATILE FLASH-NON VOLATILE

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

טעות בשאלה סורי

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 3 DIBL- Drain Induced Barrier Lowering depended on phi(t) =KT/q page 45/85 GIDL - Gate Induced Drain Lowering ???? page 49/85 - Subthreshold current temperature dependent page 46/85 Gate Leakage Non-dependent on temperature page 48/85 Diode Leakage Js doubles for every 9°C page 50/85 Punchthrough ??? page 51/85 מסקנה : זרמי דיפוזיה מושפעים מטמפ׳ בעוד שזרמי סחיפה לא זרם דיפוזיה - מעבר אלקטרונים בעקבות גרדיאנט ריכוזים זרם סחיפה - מעבר אלקטרונים בעקבות שדה חשמלי

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 3 DIBL- Drain Induced Barrier Lowering depended on phi(t) =KT/q page 45/85 GIDL - Gate Induced Drain Lowering ???? page 49/85 - Subthreshold current temperature dependent page 46/85 Gate Leakage Non-dependent on temperature page 48/85 Diode Leakage Js doubles for every 9°C page 50/85 Punchthrough ??? page 51/85 מסקנה : זרמי דיפוזיה מושפעים מטמפ׳ בעוד שזרמי סחיפה לא זרם דיפוזיה - מעבר אלקטרונים בעקבות גרדיאנט ריכוזים זרם סחיפה - מעבר אלקטרונים בעקבות שדה חשמלי

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 3 page 69/85 Punch-thorough - Drain and Source depletion regions “connect” to each other deep underneath the channel. solutions: Halo Implants-p+ implants suppress the source/drain depletion regions. page 75 LDD- Lightly Doped Drains Retrograde Doping SOI-Silicon-On-Insulator page 64

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

DIBL-Drain Induced Barrier Lowering Lecture 3 page 32/85 In short channels, the barrier of the channel is essentially lowered, as the drain causes the energy band to drop closer to the source.

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 7: Designing Sequential Logic Circuits page 14/89 All data paths are built using a pipeline of some sort, either to eliminate races or to increase throughput(תפוקה)

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 7: Designing Sequential Logic Circuits Page 35/89 Tcq = T3+ I6 Page 38/89 Tsetup = I1+T1+I3+I2 Page 42/89 Thold = -I1

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 6: Memory Design page 76/99 -3T DRAM page 78/99 -1T DRAM 1T DRAM-Read is destructive. Write back is necessary

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 6: Memory Design page 62/99 Why is this a better solution? » Each Address driver is only driving the gates of the predecoders – less capacitance\area. » We saved a ton of area by “sharing” gates.

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 4 - Interconnect page 59/62 So whereas device speed increases with scaling: » Local interconnect speed stays constant  What can we do? » Keep the wire thickness (H) fixed. » This would provide 1/S for local wire delays

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 4 - Interconnect page 28/62 R=ro*L/H*W page 30/62 silicide -low resistance page 32/62 Contact/Vias add extra resistance

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 4: Interconnect page 14/62 Cpp ~ W*L

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 3: page 56/85  Reminder: we have degraded mobility due to: » Velocity Saturation » Surface Scattering » …and in general, we want more speed!  There are a number of solutions that are currently used or are being developed: » Strained Silicon » Miller Index » Different Materials

לפני 4 שנים

VLSI
VLSI

1

Johnny Dekel

Lecture 2: Process and Layout page 12/64  Can we change the body voltage of an nMOS transistor?  Yes, using a “triple well” process!

לפני 4 שנים

VLSI
VLSI

1

Johnny Dekel

Lecture 2:Process and Layout page 40/64 Thyristors created by parasitic BJT transistors can turn on and short VDD and GND To eliminate some latchup, use lots of well/substrate contacts.

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 3: VT*-page 20/85 Alpha -page 21/85 BSIM-page 22/85 The main model used by simulators today is the BSIM4 model. This model uses hundreds of parameters to achieve a good fit.

לפני 4 שנים

VLSI
VLSI

1

Johnny Dekel

Lecture 2:Process and Layout Page 24/64  Charge is built up on interconnect layers during deposition.  If enough charge is created, this can cause a high voltage to breakdown the thin gates

לפני 4 שנים

VLSI
VLSI

1

Johnny Dekel

YIELD - אחוז הצ׳יפים הטובים מתוך כל הצ׳יפים הנמצאים על הWAFER( נראה כמו תקליט ) DIE - הריבועים הקטנים על הWAFER שעליהם עושים את הטרנזיסטורים האחוז של הצ׳יפים הטובים לשימוש גדל אם נגדיל את הWAFER שלנו כי אז יכנסו יותר ריבועים אותו דבר אם נקטין את הריבועים שלנו והWAFER ישאר אותו גודל. Lecture 1: Introduction Page 63/69

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Lecture 4:Technology Scaling page 2/31 graphs: Die Size Growth Evolution in Memory Complexity number of components on a chip Cost per Transistor Scaling

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

Recurrent costs » silicon processing, packaging, test » proportional to volume » proportional to chip area

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

 NRE (non-recurrent engineering) costs » design time and effort, mask generation » one-time cost factor

לפני 4 שנים

VLSI
VLSI

0

Johnny Dekel

FOX -Field Oxide LOCOS - LOCal Oxidation of Silicon STI -Shallow Trench Isolation Lecture 2:Process and Layout Page 10/64 The LOCOS Process has two problems: » Bird’s Beak makes it hard to make transistors close to each other. » A parasitic MOSFET can turn on underneath the FOX. Solution: Shallow Trench Isolation (STI) and Field Implants

לפני 4 שנים

VLSI
VLSI

1

Johnny Dekel

Lecture 6: Memory Design page:4/99 ROM-Non Volatile SRAM/DRAM - Volatile NVRWM(Flash) - Non Volatile

לפני 4 שנים

VLSI
VLSI

1

Johnny Dekel

ELECROMIGRATION - הובלת חומר הנגרם כתוצאה מהתנועה ההדרגתית של יונים במוליך עקב העברת המומנטים בין הולכת אלקטרונים לאטומי מתכת מפוזרים (לפי גוגל )

לפני 4 שנים

VLSI
VLSI

0

by Eden Palensia

Eden Palensia

ככל שיש יותר שורות יש יותר קיבול על BL ו- BLB כי הם משותפים לכל השורות. אני חושב שקיבול גדול יגרום לזיהוי ארוך יותר כי יקח זמן לקיבול להתפרק.

לפני 4 שנים

VLSI
VLSI

5

by Or Schlosberg

Or Schlosberg

תימור אמר שהוא לימד embedded אז לא רלוונטי

לפני 4 שנים

VLSI
VLSI

0

Gal Josman

ההסבר הוא, שretrograde doping זה דרך לזהם את המצע כך שקרוב לשער הזיהום גבוה וככל שמתרחקים הזיהום נחלש. ולכן זה עוזר נגד punchthrogh (תימור אמר לנו שזה הדבר היחיד שזה עוזר בו)

לפני 4 שנים

VLSI
VLSI

1

by Eden Palensia

Eden Palensia

לא מצאתי שכתוב משהו על ESD במצגות אז אפשר להשתמש בזה: (ESD - ElectroStatic Discharge) https://en.wikipedia.org/wiki/Electrostatic_discharge ואם הבנתי נכון הכוונה להגנה מפני פריקה של חשמל סטטי שעלולה לפגוע בצ'יפ.

לפני 4 שנים

VLSI
VLSI

2

Peleg Shay

pipeline נכון או לא?

לפני 4 שנים

VLSI
VLSI

0

Yuval Tevet

אני חושב שבגלל שבזיכרון דינאמי יש פחות טרנזיסטורים אז יש פחות זרמי זליגה. בדינאמי צריך להטעין מחדש את הקבל לא בגלל שיש יותר זליגות אלא בגלל שהוא לא מקבל תמיד ממתח כמו הSRAM.

לפני 4 שנים

VLSI
VLSI

0

by Or Schlosberg

Or Schlosberg

לפי תימור רק 4 נכון

לפני 4 שנים

VLSI
VLSI

6

Peleg Shay

למה הקטנת כמות שורות תעזור בהשהייה?

לפני 4 שנים

VLSI
VLSI

1

Gal Josman

אז בשורה התחתונה, כל התשובות נכונות?

לפני 4 שנים

VLSI
VLSI

0

Ziv Shalev

כנראה שהכוונה לDRAM 3T

לפני 4 שנים

VLSI
VLSI

1

Oded Schwartz

מישהו יודע מה זה Gain Cell? באיזה הרצאה זה הוזכר?

לפני 4 שנים

VLSI
VLSI

1

Yoav Levy

לפני 4 שנים

VLSI
VLSI

-4

by Eden Palensia

Eden Palensia

עקרונית הוא לא בנוי מ-CMOS ולכן זה מצריך תהליך מיוחד לדעתי (אני חושב ש-CMOS הוא יצור סטנדרטי של רכיב).

לפני 4 שנים

VLSI
VLSI

0

Ido Seeman

 NOR architectures are large, but fast. » Actually, NOR is fast for READs, but slow for WRITEs and ERASEs, as they need precise control over threshold voltages. » NORs are used for applications such as program code storage that are read a lot and at high speeds.  NAND architectures are slow, but small

לפני 4 שנים

VLSI
VLSI

1

Ido Seeman

לפני 4 שנים

VLSI
VLSI

-3

Daniel Stopel

התבלבלתי בניסוח שואל למה זה לא לא נכון

לפני 4 שנים

VLSI
VLSI

0

Daniel Stopel

איך Less bitcell leakage זה לא נכון? הרי בזיכרון דינאמי יש לי קבל שזולג יותר.

לפני 4 שנים

VLSI
VLSI

0

Oded Schwartz

מישהו יודע למה זה מצריך תהליך ייצור מיוחד?

לפני 4 שנים

VLSI
VLSI

0

Oded Schwartz

השאלה לא מוגדרת כל כך... NOR מהיר יותר בקריאה מאשר NAND אבל איטי יותר בכתיבה.

לפני 4 שנים

VLSI
VLSI

1

Dima Miroshnikov

ב2019 מועד ב' לעשות pipeline היא תשובה נכונה.

לפני 5 שנים

VLSI
VLSI

1

by Nitzan Tzahar

Nitzan Tzahar

אני חושב שיש פה טעות, במצגות של תימור יש בסוף רשימה של secondary effects, שם מופיע hot carriers, וsurface scattering אבל לא punchthrough. כן DLL פותר את punchthrough אבל שאלו פה על secondary effects

לפני 5 שנים

VLSI
VLSI

0

Yuri Lavi Boltaks

נראה לי שהכוונה פה היא על התנגדות הדיפוזיות. באחת ההרצאות כתוב שכשהתעסקו עם תעלה ארוכה אז התנגדות טורית של הדיפוזיות הייתה זניחה, אבל לאחר שהתחילו למזער, והתעלה התקצרה משמעותית, ההתנגדות הטורית של הדיפוזיות גם נהייתה משמעותית. אורך התעלה מושפע מחוק דנארד, ולכן משפיע גם על התנגדות טורית

לפני 5 שנים

VLSI
VLSI

0

by Nitzan Tzahar

Nitzan Tzahar

נרצה בטמפ' נמוכה לבדוק מצב fast ובטמפ' גבוהה לבדוק slow

לפני 5 שנים

VLSI
VLSI

0