VLSI

סמנו את כל התשובות הנכונות

1

שאלה #18827

		בתהליך CMOS לא ניתן לחבר את המצעים של טרנזיסטורי NMOS למתחים שונים
		בתהליך CMOS לא ניתן לחבר את המצעים של טרנזיסטורי PMOS למתחים שונים
		בתהליך CMOS ניתן לחבר את המצעים של טרנזיסטורי NMOS למתחים שונים בעזרת Deep NWell
		בתהליך CMOS ניתן לחבר את המצעים של טרנזיסטורי PMOS למתחים שונים בעזרת Deep NWell
		בתהליך CMOS לא ניתן לבודד את המצעים של טרנזיסטורי NMOS
		בתהליך CMOS לא ניתן לבודד את המצעים של טרנזיסטורי PMOS

מיין לפי

Yosi Ben Naim 0 נקודות · יותר מ-6 חודשים

מוניטין: 110

האם יש דבר כזה Deep PWell שבאמצעותו ניתן לחבר את המצעים של הPmos למתחים שונים?

Dor Ben Lavy 1 נקודות · יותר מ-6 חודשים

מוניטין: 15

אחי למיטב ידיעתי בגלל שהPMOS נמצאים בין כה וכה בNWELL אז אני חושב שכול עוד PMOS נמצא בNWELL אחר מאשר PMOS אחר אתה יכול לשים מתח שונה במצעים של כול אחד מהם.

Johnny Dekel 1 נקודות · יותר מ-6 חודשים

מוניטין: 141

Lecture 2: Process and Layout page 12/64  Can we change the body voltage of an nMOS transistor?  Yes, using a “triple well” process!

מה עושים כדי להתמודד עם בעיית Mobilty Degradation:

1

שאלה #18828

		שימוש בשריגים בעלי מקדמים שונים בתעלה
		LDD
		Halo Implant
		אף תשובה אינה נכונה

מיין לפי

Johnny Dekel 1 נקודות · יותר מ-6 חודשים

מוניטין: 141

Lecture 3: page 56/85  Reminder: we have degraded mobility due to: » Velocity Saturation » Surface Scattering » …and in general, we want more speed!  There are a number of solutions that are currently used or are being developed: » Strained Silicon » Miller Index » Different Materials

איך להקטין את Cpp?

1

שאלה #18829

		להקטין את W
		להקטין את L
		להגדיל את המקדם הדיאלקטרי
		להקטין את המרחק בין השכבות
		אף תשובה אינה נכונה

מיין לפי

Johnny Dekel 0 נקודות · יותר מ-6 חודשים

מוניטין: 141

Lecture 4: Interconnect page 14/62 Cpp ~ W*L

Ofir Avitbul 1 נקודות · יותר מ-6 חודשים

מוניטין: 46

Cpp=(eps/t)*(W*L)

מה לעשות אם רוצים להקטין את התנגדות החיווט (Interconnect)

1

שאלה #18833

		להקטין את W
		להשתמש בSilicide
		להגדיל את L
		לעשות מערך של Via במעבר בין שכבות

מיין לפי

Johnny Dekel 0 נקודות · יותר מ-6 חודשים

מוניטין: 141

Lecture 4 - Interconnect page 28/62 R=ro*L/H*W page 30/62 silicide -low resistance page 32/62 Contact/Vias add extra resistance

סמנו את כל התשובות הנכונות

1

שאלה #18838

		ב- Full Wire Scale כאשר מקטינים את כל המידות ב- S ב- Local Wire Scaling ה- TPD נשאר קבוע, ואם לא נשנה את העובי אז ה- TPD יקטן ב- S
		ב- Full Wire Scale כאשר מקטינים את כל המידות ב- S ב- Local Wire Scaling ה- TPD קטן ב- S, ואם לא נשנה את העובי אז ה- TPD יישאר קבוע
		ב- Full Wire Scale כאשר מקטינים את כל המידות ב- S ב- Global Wire Scaling ה- TPD גדל ב- S, ואם לא נשנה את העובי אז ה- TPD יישאר קבוע
		ב- Full Wire Scale כאשר מקטינים את כל המידות ב- S ב- Local Wire Scaling ה- TPD גדל ב- S2, ואם לא נשנה את העובי אז ה- TPD יקטן ב- S

מיין לפי

Johnny Dekel 0 נקודות · יותר מ-6 חודשים

מוניטין: 141

Lecture 4 - Interconnect page 59/62 So whereas device speed increases with scaling: » Local interconnect speed stays constant  What can we do? » Keep the wire thickness (H) fixed. » This would provide 1/S for local wire delays

מה היתרונות של Predecoder?

1

שאלה #18840

		חסכון בשטח
		פחות קווי Address
		פחות קיבולי כניסה לקווי ה-Address
		הקטנת הספק Short Circuit

מיין לפי

Johnny Dekel 0 נקודות · יותר מ-6 חודשים

מוניטין: 141

Lecture 6: Memory Design page 62/99 Why is this a better solution? » Each Address driver is only driving the gates of the predecoders – less capacitance\area. » We saved a ton of area by “sharing” gates.

סמנו את כל התשובות הנכונות

1

שאלה #18841

		אחרי קריאה של 1T-1C DRAM צריך לכתוב מחדש
		אחרי קריאה של 3T DRAM צריך לכתוב מחדש
		ב-3T DRAM צריך לבצע refresh לזיכרון
		ניתן לייצר 1T-1C DRAM בטכנולוגית CMOS סטנדרטית (כפי שנלמד בקורס)

מיין לפי

Amit Bernstein 0 נקודות · יותר מ-6 חודשים

מוניטין: 150

ב-3T DRAM צריך לבצע refresh לזיכרון - למה זה נכון? לא פוגעים במידע ב3T DRAM

Yotam Schultz 1 נקודות · יותר מ-6 חודשים

מוניטין: 1

ב 3T יש זרמי זליגה (ולכן צריך לחדש כל כמה זמן את המידע) אבל קריאה אינה פוגעת במצב התא (אתה בודק האם M2 פתוח=שמור 1 לוגי)

Johnny Dekel 0 נקודות · יותר מ-6 חודשים

מוניטין: 141

Lecture 6: Memory Design page 76/99 -3T DRAM page 78/99 -1T DRAM 1T DRAM-Read is destructive. Write back is necessary

שאלה על תזמונים של LATCH

1

שאלה #18843

		Thold=-I1
		Tsetup = T3+I6
		Tsetup = I1+T1+I3+I2
		Thold = I1+T1
		אף תשובה אינה נכונה

מיין לפי

Johnny Dekel 0 נקודות · יותר מ-6 חודשים

מוניטין: 141

Lecture 7: Designing Sequential Logic Circuits Page 35/89 Tcq = T3+ I6 Page 38/89 Tsetup = I1+T1+I3+I2 Page 42/89 Thold = -I1

מהנדס ביצע Static Time Analyze, והתקבל שעמד בתנאי Hold אך לא בתנאי Setup. מה ניתן להגיד?

1

שאלה #18846

		הבדיקה התבצעה ב- SS בטמפרטורה של 100 מעלות
		הבדיקה התבצעה ב- FF בטמפרטורה של 0 מעלות
		אם נעלה את VDD אולי נוכל להפעיל את הצ'יפ
		הצ'יפ לא יעבוד בוודאות

מיין לפי

Dor Livne 4 נקודות · יותר מ-6 חודשים

מוניטין: 445

tpd פרופורציונלי לRC וR פרופורציונלי ל V אז אם נגדיל את V נגדיל את הtpd ולכן נקטין את התדר וזה יסדר את האי שיוויון של Tsetup(הרצאה 7 עמוד 57)

איך אפשר לפתור בעיות של Jitter ו-Skew?

1

שאלה #18849

		בעזרת משוב טמפרטורה
		בעזרת מבנה סימטרי של חלוקת שעון כמו H-Tree
		בעזרת קיבולי צימוד בין הקווים של השעון לקווים של ה- DATA
		אף תשובה אינה נכונה

מיין לפי

Ben Gild 1 נקודות · יותר מ-6 חודשים

מוניטין: 16

איך??????

Liel Cohen 2 נקודות · יותר מ-6 חודשים

מוניטין: 31

בחיים לא תבין

Iris Sharon Eting 1 נקודות · יותר מ-6 חודשים

מוניטין: 15

נראלי שיש להם פה טעות כי בסיכום של אלירן כתוב H TREE

Omer Offir 0 נקודות · יותר מ-6 חודשים

מוניטין: 1

אז למה טעות?

Discuss, Learn and be Happy דיון בשאלות

סמנו את כל התשובות הנכונות

מה עושים כדי להתמודד עם בעיית Mobilty Degradation:

איך להקטין את Cpp?

מה לעשות אם רוצים להקטין את התנגדות החיווט (Interconnect)

סמנו את כל התשובות הנכונות

מה היתרונות של Predecoder?

סמנו את כל התשובות הנכונות

שאלה על תזמונים של LATCH

מהנדס ביצע Static Time Analyze, והתקבל שעמד בתנאי Hold אך לא בתנאי Setup. מה ניתן להגיד?

איך אפשר לפתור בעיות של Jitter ו-Skew?

בקשה לשינוי התשובה / תיקון שאלה gavel

בקשה למחיקת השאלהmood_bad

בקשה לשינוי התשובה / תיקון שאלה

בקשה למחיקת השאלה